Xilinx Skill
Description
Xilinx/AMD FPGA & MPSoC Vivado design skill for Claude — covers block design, IP config, XDC constraints, synthesis, implementation and bitstream generation.
Installation
This entry records only its repository, not the path inside it, so there is no
exact command to give. Open the source below and copy the folder into
~/.claude/skills/, or the file into ~/.claude/agents/.
README
让AI全流程自己调试FPGA真的爽翻了
Xilinx 全工具链 Skill -- AI 编程助手插件
**让 AI 处理繁琐的 Tcl 脚本，你只需专注架构设计。**
一个 AI 编程助手 Skill（支持 Claude Code / Codex / OpenClaw），用自然语言描述你的设计需求，即可生成可直接运行的 Vivado / Vitis HLS / Vitis Unified / PetaLinux 脚本。覆盖从 HLS 算法到启动镜像的完整 FPGA/MPSoC 设计流程。
强烈推荐安装的 MCP Server
**只有安装下列 MCP Server，才能实现全自动调试与开发**——AI 直接控制 Xilinx 工具链和基础设施，无需人工干预：
| MCP Server | 说明 |
|---|---|
| vivado-mcp | AI 驱动的 Vivado 会话控制 -- 综合、时序报告、CRITICAL WARNING 自动诊断、烧写器件 |
| vitis_mcp | AI 驱动的 Vitis 控制 -- 嵌入式软件全流程自动化 |
| ssh-mcp | 通过 SSH 连接虚拟机执行 PetaLinux 编译 -- 支持 sudo 和超时保护 |
| vmware-mcp | VMware Workstation Pro 虚拟机控制 -- 管理 PetaLinux 构建环境 |
为什么需要这个 Skill？
| 痛点 | 本 Skill 如何解决 |
|---|---|
| Vivado Tcl API 跨版本变化大 | 参考文档锁定版本特定 API，自动选择正确的命令 |
| PS 配置参数多达 200+ 项 | 引导式问答 + 经过验证的 DDR/MIO/时钟 Tcl 模板 |
| XDC 约束语法容易出错 | 从自然语言描述直接生成正确的 set_property / create_clock |
| 跨工具交接流程复杂 | 自动化 HLS IP -> Vivado -> XSA -> Vitis/PetaLinux 数据流 |
| JESD204B -> 204C 迁移风险高 | 提供端口映射、寄存器差异的分 |
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